新着情報

6/7、テキサス大学ダラス校のKenneth O先生が東工大に訪問され、最新の研究内容についてご講演頂きました

IBMのDr. Bodhisatwa Sadhu氏に講演頂きました。 image

3/29、テキサス工科大学のDonald Lie先生が東工大に訪問され、最新の研究内容についてご講演頂きました。

お花見をしました！

要点 新しい非均一オーバーサンプリング手法を用いたデジタル位相同期回路を開発。 雑音の大きいサンプリング領域を排除し、位相同期回路のジッタを大幅に低減。 デジタル機器の小型化・低消費電力化を実現し、IoT向けLow-Power Beyond 5Gデバイスの普及を加速。

松澤先生のISSCCのPlenary講演のあと、研究室の現役＋OBで40名ぐらい集まりました！

ISSCC 2023で発表します！ Regular Session Junjun Qiu, et al., “A 32kHz-Reference 2.4GHz Fractional-N Nonuniform Oversampling PLL with Gain Boosted PD and Loop Gain Calibration” Dongwon You, et al., “A Small-Satellite-Mounted 256-Element Ka-Band CMOS Phased-Array Transmitter Achieving 63.8dBm EIRP Under 26.6W Power Consumption Using Single/Dual Circular Polarization Active Coupler” Xi Fu, et al., “A 2.95mW/element Ka-band CMOS Phased-Array Receiver Utilizing On-Chip Distributed Radiation Sensors in Low Earth Orbit Small Satellite Constellation” Plenary Talk Prof. Matsuzawa, “Shape the World With Mixed-Signal Integrated Circuits – Past, Present, and Future” Chun WangさんとDingxin Xuさんが、Student Research Previewで発表します。

11/29、Emanuel Cohen先生が東工大に訪問され、最新の研究内容についてご講演頂きました．

Sun-san won the Chinese Government Award for Outstanding Self-financed Students Abroad of 2020! Congratulations! SunZheng_Award

ISSCC 2022で発表します！ Regular Session Jian Pang, et al., “A Power-Efficient 24-71GHz CMOS Phased-Array Receiver Utilizing Harmonic-Selection Technique Supporting 36-dB Inter-Band Blocker Rejection for 5G NR” Xi Fu, et al., “A 3.4mW/element Radiation-Hardened Ka-Band CMOS Phased-Array Receiver Utilizing Magnetic-Tuning Phase Shifter for Small Satellite Constellation” 井出 倫滉とDongwon Youさんが、Student Research Previewで発表します。

Prof. Matsuzawa wins IEEE Donald O. Pederson Award in Solid-State Circuits!! https://sscs.ieee.org/membership/awards/donald-o-pederson-solid-state-circuits-award https://www.titech.ac.jp/news/2021/061519

ISSCC 2021で発表します！ Regular Session Junjun Qiu, et al., “A 32kHz-Reference 2.4GHz Fractional-N Oversampling PLL with 200kHz Loop Bandwidth” Ibrahim Abdo, et al., “A 300GHz-Band Phased-Array Transceiver Using Bi-Directional Outphasing and Hartley Architecture in 65nm CMOS” Zheng Liさん、Zheng Sunさん、井出 倫滉さんが、Student Research Previewで発表します。

This year, our department has a lot of applicants, and only very limited could be accepted. I’m really sorry about your inconvenience. https://www.titech.ac.jp/english/graduate_school/news/2020/047132.html

5/15 14:00から研究室見学 by Zoomを開催しますので、ご興味のある方は岡田 okada@ee.e.titech.ac.jp まで連絡くださいー！ p.s. コロナに負けずに、みんながんばっています！

ISSCC 2020 Atsushi SHIRANE: ISSCC Student Research Preview, Committee Member Zheng LI: ISSCC Student Research Preview Speaker Yuncheng ZHANG: ISSCC Student Research Preview Speaker Haosheng ZHANG: IEEE SSCS Predoctoral Achievement AwardKenichi OKADA: ISSCC Evening Panel, Quiz Show Image from iOS (1)

All Japan Alumni @ ISSCC2020◆日時：2020年2月16日 (日) 17:45 - 21:00 ◆会場：(第一部)Pacific A/B Room at the San Francisco Marriott Marquis (第二部)レストラン Fang (660 Howard St, San Francisco, CA 94105) (徒歩 7分) https://goo.gl/maps/yVCatP8ero62 ◆プログラム (第一部) 17:45 開場(出欠確認，案内配布，名刺交換，意見交換) ＠マリオット 18:15 あいさつ(趣旨説明) ・IEEE SSCS Japan Industry Contribution Award表彰式 ・集合写真撮影・案内など 18:30 移動開始 (第二部) 19:00 意見交換会開始 21:00 終了 (もちろん一部だけのご参加でも結構です)

Prof. Fa Dai, South China University of Technology (SCUT), came to our lab at November 8th, 2019! Welcome!!! 1108_1

Prof. Tsung-Hsien Lin, National Taiwan University (NTU), came to our lab at October 25th, 2019! IMG_20191025_175824

JSSC2019 Haosheng Zhang, Herdian Hans, Aravind Tharayil Narayanan, Atsushi Shirane, Mitsuru Suzuki, Kazuhiro Harasaka, Kazuhiko Adachi, Shigeyoshi Goka, Shinya Yanagimachi, and Kenichi Okada,“ULPAC: A Miniaturized Ultralow-Power Atomic Clock,” IEEE Journal of Solid-State Circuits (JSSC), Vol. 54, No. 11, pp. 3135-3148, Nov. 2019.https://doi.org/10.1109/JSSC.2019.2941004Hanli Liu, Zheng Sun, Hongye Huang, Wei Deng, Teerachot Siriburanon, Jian Pang, Yun Wang, Rui Wu, Teruki Someya, Atsushi Shirane, and Kenichi Okada,“A 265-uW Fractional-N Digital PLL with Seamless Automatic Switching Sub-sampling/Sampling Feedback Path and Duty-Cycled Frequency-Locked Loop in 65nm CMOS,” IEEE Journal of Solid-State Circuits (JSSC), Vol. 54, No. 12, Dec. 2019.https://doi.org/10.1109/JSSC.2019.2936967Congratulations!